青岛鼎信通讯有限公司

本次面试感觉很好，因为是校招宣讲会，所以是先在学校进行过初面，问了些基本的情况，比如对后续工作有什么想法，公司的基本情况有疑问嘛，期望薪资，是否留（广州发展），家里人同不同意出远门。当天下午做了个简单的技术面还是根据简历写的项目来的，会挖掘的很深，主要还是面试官想了解你会什么以及你会的跟他们做的产品是否相关总体不错。

做嵌入式的。 一面面的嵌入式软开。感觉当时和HR聊的还不错。收尾阶段，我说当时看了你们的招聘信息，要求软开熟系Linux，但是一点不会。然后他回复我的是，“没事，比起Linux,我们更需要懂硬件的”。然后他问的硬件问题全过。最后结束给我推到了硬件工程师。二面面的硬件工程师。深挖项目细节，单片机相关外设的工作原理，典型八股，一点没准备，挂掉。

前情提要 本211电子信息工程 校招学校双选会投递了本省分公司一面电话面，就是很常规的电话面试，自我介绍，问了问简历上的细节，包括项目什么的。然后还会抠字眼，说简历上写了沟通能力，沟通能力具体体现在哪之类的。要去当地分公司线下面。约的是9点，但去的哪天下雨，两位面试官（分公司级别很高的高管）可能都在供电局蹲点守候所以来晚了。等候期间有一位员工来和我聊天，我看了他们公司的宣传手册就问了一些关于公司产品的内容，他也和我介绍了一下具体做工作内容是做什么的。后面面试才知道他是省分公司boss，两位面试官之一。具体其实也感觉就是常规HR面，了解个人意愿职业规划什么的。专业知识也问了问，主要是涉及到信息论方面的。周五面的，下周二收到的offer。

我是通过校园招聘获得面试机会的。面试我的是安徽省经理，人很和蔼，一对一面试。面试过程中基本上和网上大部分流程差不多，印象最深的就是问了我遇到什么困难怎么处理的吧。目前在准备二面，薪资就本科毕业生来说算高的了。感受挺好的，跟经理聊了差不多40分钟。

一共有两面；都是一对一；风格简洁，直击项目；要对项目有着深刻的把握；FPGA项目考察器件选型、资源利用以及时序分析要点；一定需要对项目有着深刻体会；还是考察项目，会从项目中提取出考察点考察；面试官风格凌厉，直击要害；在听到想要的答案后便会着手考察下一个点；还是需要熟悉简历上的项目；

 一、自我介绍和项目经验面试开始，首先面试官要求我简要介绍自己和我的项目经验。我向面试官展示了我的技能和项目经历，特别强调了我在数字电路设计和 FPGA 开发方面的经验。二、数字电路问题面试官问我解释D触发器和 JK 触发器的区别。我简洁地解释了两者的工作原理和时序特性。面试官询问了我一个组合逻辑电路的设计问题：实现一个2-4译码器。我用 Verilog 代码给出了一个简单但完整的实现。三、FPGA 相关问题面试官问我 FPGA 是什么以及 FPGA 的优势是什么。我解释了 FPGA 的定义和它与 ASIC 的区别，并列举了 FPGA 的灵活性、可编程性和快速上市等优势。面试官询问 FPGA 内部资源的组成，以及 LUT 是如何工作的。我解释了 FPGA 由可编程逻辑块（CLB）、I/O块、时钟管理器和全局资源组成，并简要描述了 LUT 的查找表功能。四、FPGA 设计问题面试官给了我一个 Verilog 模块的代码，并要求我检查其中的潜在问题。我仔细阅读了代码，并指出了一个可能导致时序问题的地方，并提供了一些建议来改进代码。面试官让我描述一下 FPGA 的时序约束和如何设置它们。我解释了时序约束的重要性，以及如何使用约束文件来确保设计在时钟频率和时序要求下正常工作。五、开放性问题面试官问我在项目中遇到的最具挑战性的问题是什么，以及我是如何解决的。我向面试官详细描述了一个复杂的时序问题，并介绍了我通过优化代码和时序约束等方法成功解决的经历。面试官询问我在设计中遇到的性能瓶颈和优化策略。我提到了一个需要改进性能的模块，并说明了我通过并行化和优化算法等方式来提高设计性能的过程。

面试的硬件工程师（上海），一开始面试官有事，后来我有事，很爽快地换了时间。面试过程主要是问项目，我之前是做软件比较多，毕设刚刚开始接触硬件面试官人很好，虽然我什么都不会但是态度依然很温和，让我多看看模电书最后还主动跟我分享了一些做硬件工程师的经验，感觉没戏但是值得推荐！