武汉新芯集成电路制造有限公司

首先感谢驰拓公司能给我这次面试机会，非常有幸能和业内资深集成电路设计师对话，感觉收获很大面试主要是自我介绍然后提问，体验很好，面试官人很好，不用紧张，没有很刁难的问题，基本上都是一些交流，很照顾被面试者的感受，还能给出一些行业发展的意见。总体来说面试体验很好，冲鸭

两轮技术面，第一个问一些基础的问题：总线，ddr 接口，画一个时序图 异步 fifo的。项目没怎么问。结束后几分钟就到了第二轮。问一些项目，画项目的框图，还问了 iic 的时序图。过程轻松。面试官问的面试题：0.校招通过笔试后，hr 打电话问一些情况。然后等面试。1.先是自我介绍，然后会从介绍中问一些问题，比如 fpga的 ddr 等资源的调用。2.调用 ddr 你是如何调用的，画个接口图？3.同步时钟的时序图或者框图？4.项目里大概说一下。5.感觉很轻松，最后就是反问。

找实习的时候，他们公司给我打过电话面，问题都比较基础，面试官人很好，会提示，一点点加深难度，最后也给了一些建议。今天做了笔试题，90分钟，手撕代码较多，觉得时间有点不够。1、总线有106根线，其中数据线有16根，系统时钟33Mhz ，求理论最高传输速度多少 MB/s2、c语言实现，定义一个 int 类型5行4列的数组。3、指针操作> ,=,<=,==在任何时候都能进行，对不对？错在哪4、c语言 Switch()语句，输入变量类型不能是什么？5、一个 SOC 包括 CPU，ROM，RAM ，串口，中断服务器，看门狗。①画出 SOC 框图 ②用 Verilog 描绘 SOC 出第一层的结构，需写明信号传递方向 ③列出不少于10条 test case 。后面还有3问，忘记了。这个题很懵。6、一个0101数据流，检测序列01101，当出现时，输出1，否则输出0。画出状态机，Verilog 实现这个状态机的功能。7、在给定的时序图上画出 setup time和 hold time8、Verilog 实现异步D触发器9、用握手的方法消除两极寄存器的跨时钟域传输，手撕 Verilog10、用 sv 实现，在 task 中同时运行三个已经定义的进程，其中任何一个进程结束时，打印 DONE 并退出 task ，分别用 fork-join，fork-joinany，fork-joinnone 实现

有笔试和面试，共三轮面试； 笔试：一上午完成三套卷；智力测试，英语测试，专业测试，然后是三面；两面技术

985研一，专业EE，面试暑期实习。一共三次，第一次HR简单问了一下个人情况，比如入职时间等等。第二轮一位工程师来问了一下我简历的一些课程大作业之类的情况。第三次群面问了我的科研课题，准备用什么方法研究，还有一些简单的C语言，不难。主要是有智力测试，这个我没想到。面完看那个表情基本就是不行了感觉。技术没太被难住，但是IQ实在离谱。

一面是一位闪存方向的技术方向的人来面，应该是主管。可选择线上线下，线上面基本就是IC验证的流程，问项目，问思路，问最后是否解决。我结合个人的项目讲了一遍，然后面试官主要问了当时做项目当中遇到问题最后怎么解决，接着怎么解决还顺便问了整个流程的操作。基本上每个自己做过的环节都覆盖到了。二面是HR面，主要问了一些面对工作的态度，企业处理事情的方式，然后让你回文，整个流程感觉还是挺考验你的抗压能力。三面是boss面

还可以，感觉，面试主要看项目经历。面试的轮数也比较多，也比较正规。专业知识稍微准备一下。总共三轮面试，第一轮技术面，第二轮也是技术面，第三轮是老总会来给你面试。然后第四轮是人事，然后会跟你谈一些东西，整个过程当中的话，你经历了什么就说什么，平常心就可以，反正整体氛围感觉还可以吧。