南方电网面试经验

大华提前批面试 一面FPGA基础知识 1、竞争冒险 2、建立时间和保持时间 3、不满足建立时间和保持时间的后果 4、减少亚稳态产生的方法，采取的方法是否可以完全消除？ 5、跨时钟域的处理方法？ 6、打两拍进行同步的方法，需不需要关心两个时钟的快慢？ 7、慢时钟域的组合逻辑信号是否也可以采用先到快时钟域打两拍的同步操作？ 8、状态机，三段式状态机包含哪三段？ 9、项目中使用的器件厂家、型号？ 10、使用的FPGA的底层的资源？ 11、组合逻辑电路是通过什么单元实现的？（打错了，应该是查找表资源） 12、查找表是几输入的，作用是什么？ 项目：做的项目使用FPGA做了什么 对第一个项目进行巴拉巴拉介绍 1、数据相加，如果6bit的有符号数和8bit的有符号数相加？如何扩展？结果的位宽？ 2、进来的信号走的是什么接口，什么协议？（就问下，没问细节） 对第二个项目进行巴拉巴拉介绍 1、交织改变了行列的方向，怎么实现的？ 2、行列的概念变换到了二维，数据量是怎么个？ 3、行列交织是通过控制写侧还是读侧来实现的？ 有什么想让我了解的 1、通过面试后，具体的工作？ FPGA为一个资源团队，不具体做某一个类型的产品，或者对接某条产品线，只要公司里面用到FPGA就进行开发，比如说前端摄像头类的产品，交通、手机摄像头、PC摄像头等等；后端就是存储类的，比如视频会议、DR、VR、中心控制显示屏、LED大屏、热成像、内窥镜；做的工作包括视频的传输、图像的处理、图像算法、高速接口等。 2、后面还有其他的面试 根据分数线判断是否通过，然后等人力通知。  二面 专业面：提前邮件通知（7月15日上午），然后下午的时候来电话面试，我让他等我5分钟找个安静的房间，然后直接面试，应该是部门主管面；问项目。 1、写的是主要成员，是负责模块设计还是整个工程的搭建、调试都有？ 巴拉巴拉一堆，实际是负责内部算法的逻辑实现，而不是外部接口； 2、调试是谁做的？ 3、用的Xilinx的哪一款芯片？逻辑资源量，模块占用了多少资源？ 评估模块并不是占用的百分比，而是说器件是100K的，占用了30%就是30K，器件的总体资源是不是没有了解过？ 4、时序方面是否有关系过，比如跑到了多少M的时钟频率？ 5、异步处理涉及到两种方式，第一种打拍的方式，和握手的方式？ 6、异步FIFO的原理能讲清楚吗？ 7、异步FIFO的空满信号是怎么产生的？ 8、接口类的，使用过什么结构？ 9、对于内部算法来说，什么是关键路径？ 回答不够专业？解释一下，应该是答错了。 10、逻辑慢的原因是什么？ 触发器性能，两个触发器中间的组合逻辑延时长？ 11、对于两触发器中间组合逻辑延时长的优化方法？ 流水线的方式 12、组合逻辑中间插入触发器是不是性能就下降了？本来一个时钟干两个活，现在只能干一个活？不就慢了？你觉得我说的这句话有什么问题，比如说本来一个时钟干A、B，可以到150M，现在A、B放到两拍来做，即使是跑到了200M，相当于比原来还低了，是这样吗？如果不是，我的说法有什么问题？ 对于连续的数据，增加了一拍，但是总体的性能是提升的。只是想让我找个茬。 13、A、B、C三个8bit的无符号数，DSP的位宽是27*18的，同时实现A*C和B*C，使用一个DSP可以实现吗？ 14、SPI、I2C这些基础接口有接触过吗？ 15、主要是做图像的，不知道后续的职业规划？对于后续从事的职业是对图像更感兴趣还是对通信更感兴趣，可能想更深入的做通信这块？是不是对这块有要求，比如通信有基础，做的话更加得心应手，做图像的话，可能了解的不多嘛。 16、在杭州这边有同学吗，家在河南的，然后学校在北方那边?

开头是简单自我介绍，随后是三个领导轮流提问，其中一个问了为什来这里？另一个问了本科生对标研究生的优势有什么？最后问了很多的专业知识

超高压，提前批纯聊天看你有没有意愿过来。非珠岗位比较多，省级岗位竞争激烈

自我介绍1分钟，然后就是唠唠家常（本地人），为什么想来南网，后面就是对着简历项目进行提问了。整体时间不长，十来分钟把。

简历问的比较多

会问学校相关的项目经历、对工作位置的想法，愿不愿意接受部门调剂