华为海思半导体

面试一共分为两轮： 一面（面试时间大约60分钟）：主要针对简历中的项目-实验室做的FPGA项目。首先自我介绍后让画出项目整体架构框图，项目问的很细，包括SPI时序图，询问spi时钟是一直会有还是在什么条件下才产生，以及自己项目中遇到的问题及怎样解决的。最后手撕代码，写verliog 滤波系数不同的滤波器，类似于FIR滤波器。代码题难度一般，面试官会给定World文档中的特定场景，主要考查代码风格。二面：北京的主管，首先自我介绍，问了实验室的项目以及MCDF实现的功能，自己在验证项目中定位的Debug，以及自己怎样解决的，大约20分钟就结束了。主管面试还是更加High Level，关注的是学生的思维和培养潜力。海思实习体验相比于秋招简直不要好太多，面试官很有耐心和自己讨论项目细节，对于一些不足还提出了相应的改正办法，面试体验很好。

一面 简单打电话聊了下研究生项目，问了些基本的知识点。但由于主要是asic我是材料方向，所以应该没有后续了

一面 首先自我介绍肯定是必须的，我个人自接触面试以来，从来都是不提前准备自我介绍稿子现场发挥，我个人认为自我介绍无非就是面试官拿着你的简历看的时候觉得你干坐着无聊，让你说说话加深了解，缓解气氛，所以现场自我发挥可能效果还可以（对我自身来看，确实还可以），淡定发挥不要紧张，后面手撕代码不会了再紧张不迟。慌得一批，走进专业二面面试官，自我介绍是必须的了，是一个没什么话的小哥哥，感觉很严肃，直接深化了紧张氛围，自我介绍完直接开始问，看我做过DC，直接画了一个电路图让我手撕TCL脚本，写一个constraint出来，政治经济学写完，不出意外外，果然又是给我出的时序题，好在二面没有给verilog设计，还有一个幸运点就是二面面试官抽出了一个和一面里面一样的题 ：set input delay以及set output delay，这个让我当时心情缓解了不少，毕竟抽到同一个题目的概率不大。最后问了一下我关于SDF反标进行时序后仿真的一些东西；后仿真出现时序问题之后的一些修复方法。同样的，面试官如果说你坐外面等会，那就是通过了（察言观色小技巧哦