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共三轮面试来学校参加的宣讲会，做的比较对口，宣讲完直接面试，面试详细问了FPGA的项目，还有时序的问题，看得出来对时序相当重视，问的问题比较基础，高校实验室做fpga项目对时序要求没ic项目那么严格，基本上能跑就行，我了解并不是很深入，但还是能回答的上来，最后聊了聊部门的研究方向，让我等二面，没多久就发二面通知了。第二天上午二面，综合面，三个面试官提问。第一个再次详细问了项目细节，以及更深入的时序约束改善问题，我感觉自己答的并不是很好，毕竟对这方面了解并不多，浅层交流还行，深入聊就聊不下去了。第二个面试官问的一些读研期间的事，论文专利，课题项目应用，不问细节，主要是问总体。第三个面试官主要是问你想不想去上海，问你家庭情况，就是看你有没有久居上海的意愿，说了加班问题，航天人要特别能吃苦，特别能奋斗，害，干这行的，哪有不加班的，只是研究所尤为夸张。面完后说等商量一下给消息。二面当天下午接到三面通知，hr面，聊薪资待遇和加班情况，这些大家都清楚，就单纯聊聊天，商量商量待遇，因为是今年秋招第一个offer，等的也很焦虑，所以没怎么为自己争取，基本说啥是啥了，现在有些后悔，感觉再谈谈更好。总体感受还不错，主要是一面技术面试官很年轻，给我的感觉也很好，可能互相之间留下的印象都比较好吧，二面其实已经被问的有点懵了，还以为机会不大，但最后还是拿到了offer，这是我面过研究所里最不水的一家，其他研究所，多的是10分钟左右面试浅浅一聊就发offer的，这点对我来说很加分，毕竟还是希望去个技术水平比较高的地方。

SDRAM的问题，并且问题难度有所上升，又被问了读写效能的问题（这里注意，如果前面有问题没答上来，最好面试结束后去了解一下，以免被再次问到）我自然是没答上来，SDRAM设计难点主要在什么地方？刷新请求到来时，读数据处于突发模式时，数据未突发完，此时来了刷新请求，如果等待一次突发完成以后可能导致刷新请求不能得到及时的响应，这时该怎么办（一次突发如果中途被打断，会导致后面需要读写的数据丢失，所以一般等待突发结束在跳出当前状态）？然后又问了FPGA的内部组成？LE中查找表的实现原理？分布式RAM与块RAM有什么区别？查找表与触发器是怎么构成分布式RAM的？全局时钟域与局部时钟的区别？IOB的主要组成部分？建立时间不满足与保持时间不满足是由什么原因产生的，怎么解决，具体怎么做？

技术面，详细问做过的课题，会问到实验过程中遇到的问题等细节，还问了一些物理基础的题目，星角变换，多普勒效应，考察建模能力，手写了一段FPGA逻辑，问了数字滤波的一些知识

一面 一面的话是技术面，主要是自我介绍之后，聊简历内容，介绍项目比赛情况，项目难点，目前的商业化的和实验室的差距在哪里，一些专业知识的回答技术主管面，自我介绍，聊简历内容，介绍项目比赛情况，项目难点，画项目框图，问了GTH接口的速率，然后卷积模块内容，以及DSP+SRIO口的内容，讲一下论文内容，创新点是什么，职场规划，对公司的看法，以及日常生活，课外生活，对老师的看法

简历投的是提前批，因为诺瓦感觉真的很不错，事实证明整个过程无论是群里HR解答问题还是面试老师都非常负责专业目前是一面，主要是问项目，问的很细，能看出来面试老师对项目中的接口协议很看重，问了网口UDP和SPI，串口等。硬件方面问了一些DDR与FPGA之间的布线规则，比如组内和组间是否需要等长处理等随后问了一些基础知识，状态机一段三段的区别，fpga内部资源，跨时钟处理方法等后半段主要问的是时序约束这一块，从基础的建立保持时间到后面的时序约束的步骤过程，然后交流了SDRAM关于使用随路时钟的可行性，面试官讲这个问题讲的很详细，后面我又请教了关于自己课题中ddr3采用什么样的方式将5路数采信号的离散数据写入以及后面如何读出，面试官老师说轮询，讲了很多，奈何自己真的菜，没听大懂

一面纯技术面总时长1h30min，前半个小时问项目细节，后一个小时全在问FPGA的八股，很多细节问题答不上来，但是面试官会引导回答。二面简单的技术面半个小时主要是项目相关拓展问题。面试完隔天会得到结果约下个星期面试。面完后会有CTO审核。

诺瓦一面（FPGA开发）：自我介绍项目提问：1、项目用到哪些芯片，系统时钟，资源占用2、介绍下系统中用到数据缓存的模块，哪些部分在ps侧完成，3、PS和PL通信使用什么接口（axi和emio）问熟不熟悉axi44、后续如果还要优化，哪些地方可以优化5项目中遇到的难题，如何克服问的比较常规吧，结合项目来问的，可能我比较水，大概20分钟就结束了