驱动开发面试

SDRAM的问题，并且问题难度有所上升，又被问了读写效能的问题（这里注意，如果前面有问题没答上来，最好面试结束后去了解一下，以免被再次问到）我自然是没答上来，SDRAM设计难点主要在什么地方？刷新请求到来时，读数据处于突发模式时，数据未突发完，此时来了刷新请求，如果等待一次突发完成以后可能导致刷新请求不能得到及时的响应，这时该怎么办（一次突发如果中途被打断，会导致后面需要读写的数据丢失，所以一般等待突发结束在跳出当前状态）？然后又问了FPGA的内部组成？LE中查找表的实现原理？分布式RAM与块RAM有什么区别？查找表与触发器是怎么构成分布式RAM的？全局时钟域与局部时钟的区别？IOB的主要组成部分？建立时间不满足与保持时间不满足是由什么原因产生的，怎么解决，具体怎么做？...查看更多

第一次是人事打来电话，觉得简历很匹配，说他们想找个做fpga开发的，简单介绍了下他们刚成立了个数字部门，部门这边想安排个面试，但是距离远，然后约了电话聊。人事后来确认了电话聊的时间在星期天上午10点。到了那天，一个自称数字部的人打来电话了，电话那头声音非常糟杂，也没听清他姓啥，就让我自我介绍了下，然后他开始介绍公司，说公司已经不是最初的美资控股了，最早的创始人也离职了，现在其实是国内民营资本合资控股的企业，早就不是以前老美的技术型公司了。公司就剩两样产品还在市场上卖，估计是陀螺和磁麦克风这种传感器。因为电话那头实在是太糟杂，我说了好几次听不清，这人说他换个地方，我估计他是在哪边跳广场舞呢，说是换了地方，但还是很糟杂，没想到这家企业就是这么对待面试的，也是无语。。。。好不容易听完他介绍完美新半导体公司的情况，我也很好奇，我说你们怎么会用fpga来开发产品了？这人于是又说道，其实他们不用fpga开发产品，就是想找个验证，把他们的所谓信号处理算法跑到fpga上验证，还说fpga开发很简单，其实他们自己能搞定，就是想再找个人把代码弄到fpga上。听到这，我就觉得这不是搞笑嘛，根本不懂fpga开发和算法逻辑验证，就像是凑合搭个人而已，怪不得就剩两样产品还在挣扎，作坊式的技术开发，产品的可靠性，安全性是无法保障的。这点我也顺便提了下，那人愣了一下。然后估计他觉得没面子了，说他要问个技术问题，一听就是转移话题，还想白嫖一下。他说他们最近在搭一个信号处理系统，上瑟过采样一个信号，经过埃尔法贝尔塔德尔塔调制后，问我怎么从中得到采样信号😄，不是我打错别字啊，就是这人中文+英文单词，跟我描述这个问题。上瑟？我问什么上瑟？😂，他说是磁传感器，哦哦，是sensor，不知道他的英文口音怎么读成了上的发音😂，真是太神了，我说你直接说中国话吧，传感器采样信号不就得了，上瑟！上瑟！上瑟！。。。。？😇实在是没耐心了，我说你们信号处理方式有做过验证吗？信噪比怎么样啊？行不行啊？不行的话，你就准备用fpga来做验证实现吗？这么开发怕是无法保障产品性能啊！难道一边开产品发布会，一边在后台改debug？😄结果这位数字部领导不高兴了，说岗位不适合，我说确实不适合，就这样吧。挂了电话。回头想想，我以为美新半导体是家美资企业呢，结果大跌眼镜，非常作坊，就这样的人还什么数字部领导😂😂😂，上瑟，上瑟，上瑟！记录一下面试感受，大家随便看看！就当图个乐子吧！😅，真是个做梦的公司😂😂😂...查看更多

一面 应届生第一次面试，开始问了些基础的数电方面的，时序逻辑组合逻辑区别，常用触发器，异步同步(我听成异步复位同步复位了，答错了)。fifo解释，格雷码，空满判断，深度计算，问我写过没，遇到过哪些问题（我回的漏掉过打拍)，问漏掉会怎么样？问了我开发版型号意义，做过哪些小实践（我做的都是些入门级的，最复杂的大概就是dds for fft 这些了，还都是用matlab加ip核做的）。接下来就是问项目方面的，uart接口协议，组帧上面的小细节，还有顶层模块怎么写的。第二个项目问的关于tcp方面。后面就是闲聊时间了，家庭情况，工作地点，期望薪资(感觉自己要太少了)。总的来说前面纯基础知识方面还可以。后面项目内容基本都能答出来。但是因为自己是本科应届，而且项目内容有点少，所以不是很有信心。他们能给我面试的机会，可能和我本科西电通信有关吧，和他们做wifi芯片关系挺大的。不知道最终结果如何...查看更多

 一、自我介绍和项目经验面试开始，首先面试官要求我简要介绍自己和我的项目经验。我向面试官展示了我的技能和项目经历，特别强调了我在数字电路设计和 FPGA 开发方面的经验。二、数字电路问题面试官问我解释D触发器和 JK 触发器的区别。我简洁地解释了两者的工作原理和时序特性。面试官询问了我一个组合逻辑电路的设计问题：实现一个2-4译码器。我用 Verilog 代码给出了一个简单但完整的实现。三、FPGA 相关问题面试官问我 FPGA 是什么以及 FPGA 的优势是什么。我解释了 FPGA 的定义和它与 ASIC 的区别，并列举了 FPGA 的灵活性、可编程性和快速上市等优势。面试官询问 FPGA 内部资源的组成，以及 LUT 是如何工作的。我解释了 FPGA 由可编程逻辑块（CLB）、I/O块、时钟管理器和全局资源组成，并简要描述了 LUT 的查找表功能。四、FPGA 设计问题面试官给了我一个 Verilog 模块的代码，并要求我检查其中的潜在问题。我仔细阅读了代码，并指出了一个可能导致时序问题的地方，并提供了一些建议来改进代码。面试官让我描述一下 FPGA 的时序约束和如何设置它们。我解释了时序约束的重要性，以及如何使用约束文件来确保设计在时钟频率和时序要求下正常工作。五、开放性问题面试官问我在项目中遇到的最具挑战性的问题是什么，以及我是如何解决的。我向面试官详细描述了一个复杂的时序问题，并介绍了我通过优化代码和时序约束等方法成功解决的经历。面试官询问我在设计中遇到的性能瓶颈和优化策略。我提到了一个需要改进性能的模块，并说明了我通过并行化和优化算法等方式来提高设计性能的过程。...查看更多

共三轮面试来学校参加的宣讲会，做的比较对口，宣讲完直接面试，面试详细问了FPGA的项目，还有时序的问题，看得出来对时序相当重视，问的问题比较基础，高校实验室做fpga项目对时序要求没ic项目那么严格，基本上能跑就行，我了解并不是很深入，但还是能回答的上来，最后聊了聊部门的研究方向，让我等二面，没多久就发二面通知了。第二天上午二面，综合面，三个面试官提问。第一个再次详细问了项目细节，以及更深入的时序约束改善问题，我感觉自己答的并不是很好，毕竟对这方面了解并不多，浅层交流还行，深入聊就聊不下去了。第二个面试官问的一些读研期间的事，论文专利，课题项目应用，不问细节，主要是问总体。第三个面试官主要是问你想不想去上海，问你家庭情况，就是看你有没有久居上海的意愿，说了加班问题，航天人要特别能吃苦，特别能奋斗，害，干这行的，哪有不加班的，只是研究所尤为夸张。面完后说等商量一下给消息。二面当天下午接到三面通知，hr面，聊薪资待遇和加班情况，这些大家都清楚，就单纯聊聊天，商量商量待遇，因为是今年秋招第一个offer，等的也很焦虑，所以没怎么为自己争取，基本说啥是啥了，现在有些后悔，感觉再谈谈更好。总体感受还不错，主要是一面技术面试官很年轻，给我的感觉也很好，可能互相之间留下的印象都比较好吧，二面其实已经被问的有点懵了，还以为机会不大，但最后还是拿到了offer，这是我面过研究所里最不水的一家，其他研究所，多的是10分钟左右面试浅浅一聊就发offer的，这点对我来说很加分，毕竟还是希望去个技术水平比较高的地方。...查看更多