华为海思半导体

华为笔试，内容跟数字芯片差不多，多了一些FPGA相关的知识（FPGA的基本原理，速度等级，同步异步设计）。9月28日华为面试：自我介绍，简要介绍研究方向，学过的课程（与FPGA相关的），成绩怎么样？为啥想转方向？然后就是讲项目，根据项目问了几个问题（面试官吐槽项目太简单）？讲一下竞争与冒险，建立时间与保持时间，用的哪个板子，有哪些资源？FPGA如何进行时序约束？接下来就是手撕代码环节：100MHZ时钟域的脉冲要求在20MHZ时钟采样，再延迟1us，产生新脉冲，新脉冲再用100MHZ采样之后送出去？要求5分钟写完。最终结果是一面就挂了，面试官从一听说我的研究方向是半导体器件之后就感觉不太想往下进行了，问了很多的基础问题（其实基础问题我基本都答出来了，但是对于FPGA的时序约束我确实掌握太少），然后手撕代码写的功能和面试官要求的有偏差，最后一个always块有点错误，时间用了七八分钟左右。最后面试官的评价是代码能力偏弱，项目历练太少！

面试通过。电话面试，看中专业技能，1小时以上。总共4轮面试，3轮技术面+最后一位领导闲聊。第一轮是架构师，总计约2小时，技术问题问的比较细，同时在我不懂得地方还给我讲述了一些知识点，收益颇丰。第二轮是软件工程师电话面，由于我是FPGA岗，所以就简单聊了聊软硬件交互的部分，问的没有很深入。第三轮FPGA电话面，面试官人很好，还善意提出了我简历中写的不精准的地方。 最终面试通过，但我没接ucloud的offer，主要是有另外一家芯片公司工作内容更符合我的职业规划。但跟几位高工聊下来收获很大，希望ucloud未来能越做越好。

共三轮面试来学校参加的宣讲会，做的比较对口，宣讲完直接面试，面试详细问了FPGA的项目，还有时序的问题，看得出来对时序相当重视，问的问题比较基础，高校实验室做fpga项目对时序要求没ic项目那么严格，基本上能跑就行，我了解并不是很深入，但还是能回答的上来，最后聊了聊部门的研究方向，让我等二面，没多久就发二面通知了。第二天上午二面，综合面，三个面试官提问。第一个再次详细问了项目细节，以及更深入的时序约束改善问题，我感觉自己答的并不是很好，毕竟对这方面了解并不多，浅层交流还行，深入聊就聊不下去了。第二个面试官问的一些读研期间的事，论文专利，课题项目应用，不问细节，主要是问总体。第三个面试官主要是问你想不想去上海，问你家庭情况，就是看你有没有久居上海的意愿，说了加班问题，航天人要特别能吃苦，特别能奋斗，害，干这行的，哪有不加班的，只是研究所尤为夸张。面完后说等商量一下给消息。二面当天下午接到三面通知，hr面，聊薪资待遇和加班情况，这些大家都清楚，就单纯聊聊天，商量商量待遇，因为是今年秋招第一个offer，等的也很焦虑，所以没怎么为自己争取，基本说啥是啥了，现在有些后悔，感觉再谈谈更好。总体感受还不错，主要是一面技术面试官很年轻，给我的感觉也很好，可能互相之间留下的印象都比较好吧，二面其实已经被问的有点懵了，还以为机会不大，但最后还是拿到了offer，这是我面过研究所里最不水的一家，其他研究所，多的是10分钟左右面试浅浅一聊就发offer的，这点对我来说很加分，毕竟还是希望去个技术水平比较高的地方。

目前只面了一面和二面，两个不同的面试官，态度都很好。本科校招基本就是先自我介绍给面试官讲你的基本情况，然后面试官会根据你讲的基本情况来问一些项目或者专业基础类的问题，不会的直接说不会就好，想不起来的会引导你说出来，问的问题大概是根据个人背景来的，当然数电模电和设计的一些基本知识肯定要会。

笔试     笔试主要考察内容范围很丰富，考察深度倒是一般。进行准备的话建议寻找历年题库，广范围的去找。    一面主要集中询问简历上的问题，项目经历之类的。项目经历会询问到很细，所以事先最好有所准备。然后会随机问一些简单的专业问题。最后会让手撕一些简单代码，难度不高。    主管面，主要问的就是你经历的最印象深刻的事情之类的问题。

第一次是人事打来电话，觉得简历很匹配，说他们想找个做fpga开发的，简单介绍了下他们刚成立了个数字部门，部门这边想安排个面试，但是距离远，然后约了电话聊。人事后来确认了电话聊的时间在星期天上午10点。到了那天，一个自称数字部的人打来电话了，电话那头声音非常糟杂，也没听清他姓啥，就让我自我介绍了下，然后他开始介绍公司，说公司已经不是最初的美资控股了，最早的创始人也离职了，现在其实是国内民营资本合资控股的企业，早就不是以前老美的技术型公司了。公司就剩两样产品还在市场上卖，估计是陀螺和磁麦克风这种传感器。因为电话那头实在是太糟杂，我说了好几次听不清，这人说他换个地方，我估计他是在哪边跳广场舞呢，说是换了地方，但还是很糟杂，没想到这家企业就是这么对待面试的，也是无语。。。。好不容易听完他介绍完美新半导体公司的情况，我也很好奇，我说你们怎么会用fpga来开发产品了？这人于是又说道，其实他们不用fpga开发产品，就是想找个验证，把他们的所谓信号处理算法跑到fpga上验证，还说fpga开发很简单，其实他们自己能搞定，就是想再找个人把代码弄到fpga上。听到这，我就觉得这不是搞笑嘛，根本不懂fpga开发和算法逻辑验证，就像是凑合搭个人而已，怪不得就剩两样产品还在挣扎，作坊式的技术开发，产品的可靠性，安全性是无法保障的。这点我也顺便提了下，那人愣了一下。然后估计他觉得没面子了，说他要问个技术问题，一听就是转移话题，还想白嫖一下。他说他们最近在搭一个信号处理系统，上瑟过采样一个信号，经过埃尔法贝尔塔德尔塔调制后，问我怎么从中得到采样信号😄，不是我打错别字啊，就是这人中文+英文单词，跟我描述这个问题。上瑟？我问什么上瑟？😂，他说是磁传感器，哦哦，是sensor，不知道他的英文口音怎么读成了上的发音😂，真是太神了，我说你直接说中国话吧，传感器采样信号不就得了，上瑟！上瑟！上瑟！。。。。？😇实在是没耐心了，我说你们信号处理方式有做过验证吗？信噪比怎么样啊？行不行啊？不行的话，你就准备用fpga来做验证实现吗？这么开发怕是无法保障产品性能啊！难道一边开产品发布会，一边在后台改debug？😄结果这位数字部领导不高兴了，说岗位不适合，我说确实不适合，就这样吧。挂了电话。回头想想，我以为美新半导体是家美资企业呢，结果大跌眼镜，非常作坊，就这样的人还什么数字部领导😂😂😂，上瑟，上瑟，上瑟！记录一下面试感受，大家随便看看！就当图个乐子吧！😅，真是个做梦的公司😂😂😂

SDRAM的问题，并且问题难度有所上升，又被问了读写效能的问题（这里注意，如果前面有问题没答上来，最好面试结束后去了解一下，以免被再次问到）我自然是没答上来，SDRAM设计难点主要在什么地方？刷新请求到来时，读数据处于突发模式时，数据未突发完，此时来了刷新请求，如果等待一次突发完成以后可能导致刷新请求不能得到及时的响应，这时该怎么办（一次突发如果中途被打断，会导致后面需要读写的数据丢失，所以一般等待突发结束在跳出当前状态）？然后又问了FPGA的内部组成？LE中查找表的实现原理？分布式RAM与块RAM有什么区别？查找表与触发器是怎么构成分布式RAM的？全局时钟域与局部时钟的区别？IOB的主要组成部分？建立时间不满足与保持时间不满足是由什么原因产生的，怎么解决，具体怎么做？