深圳兴意达IC设计工程师面试经验

1.笔试：网上测试，岗位报的数字IC设计，招聘启示写的FPGA研发，笔试只有一道数字电路的选择题，剩下的低频电子线路，电路分析，通信原理，随机过程，光纤通信，集成电路测试、封装考了一票，感觉很糟。本来以为会很专业的考察数字电路设计、有限状态机、异步同步设计、综合、静态时序分析，coding，FPGA/ASIC设计方法什么的，准备的全落空（满腹怨气）。 2.线上测评：就是行测的内容，没啥好说的。 3.专业面试：照着简历挨个问项目，然而问的很糙（个人推断面试我的两个面试官不是干这个的，也不是很懂），并没有单独考察技术问题，这一点让我很虚，不知道几个意思。感觉技术面试没有受到任何技术上的考验，感觉就是像在高交会给人科普你到底干了啥项目，有啥用。 4.综合面试：两个面试官告诉我别紧张，就是来聊天的，从高中毕业学校到研究生毕业学校聊了个遍，然后随意问了几个常见HR问题，你的优缺点，为什么选择中兴之类的。也算是侃侃而谈吧。还问我如果fail了让我猜测哪个环节出了问题，果断答笔试（满腹怨气）。然后又开始问项目，然而还是科普程度的问答。最后还问了个“怎么看待集成电路产业在后摩尔定律时代的发展”，这个妥妥撞老衲***口（老衲立项的一个基础研究项目就是干这个的），然后从特征尺寸到摩尔定律到beyond coms 到more than moore两个发展路线侃侃而谈，然后老衲还拿出自己的项目距离，指出beyond cmos任重道远，more than moore切实可行，异构计算SOC大势所趋BLABLABLA，内容详实论据充分（老衲立项答辩就是这么答的）。然后就没然后了

一面问了很多FPGA基础知识，包括跨时钟域、亚稳态、两种状态机区别、并当场写一个三段式状态机，问我综合具体是执行什么样的操作，有哪些约束条件，还有就是会不会做时序仿真，约束文件后缀名是什么。然后就叫我把自己的项目讲一下，并画出框图。 二面问我有没有女朋友，想去哪儿工作，在项目中有没有遇到难题，怎么解决的，要是遇到无法解决的问题又怎么办，你觉得中兴这个企业怎么样，国内的IC设计行业不如国外，你怎么看等等，还有好多也记不清了，反正感觉就是每个问题都是一个陷阱，一不小心就把自己陷进去了。

第一面技术面，第二面综合面

首先是自我介绍，接下来问你项目中的一些东西。最后问你项目系统中的复位信号是低电平还是高电平触发，为啥要用这个电平触发？问我verilog中取反运算符一般有哪些？我回答：！和~；又问：这两个取反有啥区别？（脑袋蒙比了，以为问内部实现机制），答：没区别，都有用过。实际应该是：！是逻辑取反，~是按位取反。