海康威视FPGA开发面试经验

主要问项目，还有体现你能力的项目经历，如何解决遇到的问题。

海康威视数字逻辑设计实习面试，十分注意你的科班项目，对自学的项目完全不感兴趣，介绍完项目后一直没有通知二面

未通过。环境一般，面试效率高，看中专业技能，校招。都按照简历上写的内容问，每个项目的模块有哪些，你做了什么工作，写了多少行代码，模块有哪些管脚，怎么实现的，FIFO的工作原理。

 一、自我介绍和项目经验面试开始，首先面试官要求我简要介绍自己和我的项目经验。我向面试官展示了我的技能和项目经历，特别强调了我在数字电路设计和 FPGA 开发方面的经验。二、数字电路问题面试官问我解释D触发器和 JK 触发器的区别。我简洁地解释了两者的工作原理和时序特性。面试官询问了我一个组合逻辑电路的设计问题：实现一个2-4译码器。我用 Verilog 代码给出了一个简单但完整的实现。三、FPGA 相关问题面试官问我 FPGA 是什么以及 FPGA 的优势是什么。我解释了 FPGA 的定义和它与 ASIC 的区别，并列举了 FPGA 的灵活性、可编程性和快速上市等优势。面试官询问 FPGA 内部资源的组成，以及 LUT 是如何工作的。我解释了 FPGA 由可编程逻辑块（CLB）、I/O块、时钟管理器和全局资源组成，并简要描述了 LUT 的查找表功能。四、FPGA 设计问题面试官给了我一个 Verilog 模块的代码，并要求我检查其中的潜在问题。我仔细阅读了代码，并指出了一个可能导致时序问题的地方，并提供了一些建议来改进代码。面试官让我描述一下 FPGA 的时序约束和如何设置它们。我解释了时序约束的重要性，以及如何使用约束文件来确保设计在时钟频率和时序要求下正常工作。五、开放性问题面试官问我在项目中遇到的最具挑战性的问题是什么，以及我是如何解决的。我向面试官详细描述了一个复杂的时序问题，并介绍了我通过优化代码和时序约束等方法成功解决的经历。面试官询问我在设计中遇到的性能瓶颈和优化策略。我提到了一个需要改进性能的模块，并说明了我通过并行化和优化算法等方式来提高设计性能的过程。

1.与FPGA相关的项目介绍

一面第一轮技术面，详细问做过的课题，会问到实验过程中遇到的问题等细节，还有觉得做研发工作需要具备哪些素质，导师会怎么评价你这些，大概半小时，直接给了当天的二面。二面第二轮综合面，主要考察抗压能力，遇到问题会怎么处理，为什么想去深圳等，一定要准备好体现自己有很强的抗压能力的例子。还有简历上写的东西都要熟悉，有话可讲，好多会被问到。第二轮聊了一个小时左右，问的挺多，虽然没过但是感觉挺有收获，可以再好好回顾一下以应对后续面试

大概问了一下问题： 1、首先做下自我介绍，问我怎么读的研究生，是考的还是保送的。 2、问我觉得做的时间最久的项目是哪个？然后对项目进行介绍。 3、首先问了下，系统的实现框架是什么？具体讲了一下框架； 4、问在实现过程中，遇到过什么问题？自己是如何解决的； 5、问了下有没有做过算法方面的开发，不拉不拉，说了一通。 6、关于海康，有木有想问他的，然后又不拉不拉一通描述。 7、最后电面结束，总体感觉问的蛮有深度的，直击灵魂!

1刚开始第一轮面试，接到hr的电话邀请，感觉还行，后面的看技术面在怎么样了